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Board Control Status Registers (BCSR)
Bit
Config Signals
Function
Default
Att
Reset Configuration Source bit lets users select RCW
[7]
CFG_SOURCE
source.
? 0: RCW is read through I 2 C.
SW9[8] sampled at
HRESET [ 1 ]
R/W
? 1: RCW is read through IO pin sampling.
10.6
BCSR5
Table 13. BCSR5 Register
Bit
[0:2]
[3]
Config Signals
CFG_HOST_AGT[0:2]
CFG_PLAT_SPEED
Function
MPC8569E configured to act as a host or agent to
another interface master (PEX and SRIO).
Platform speed configuration input configures internal
logic for proper operation with CCB frequencies.
? 0: CCB frequency < 333 MHz
Default
SW10[1:3] sampled
at HRESET [ 111 ]
SW10[4] sampled
at HRESET [ 1 ]
Att
R,W
R,W
? 1: CCB frequency > or = 333 MHz.
[4]
CFG_CORE_SPEED
Core speed configuration input configures internal logic
for proper operation with core clock frequencies.
? 0: Core clock frequency < or = to 1000MHz.
SW10[5] sampled
at HRESET [ 1 ]
R,W
? 1: Core clock frequency > 1000MHz.
POR configuration input enables eLBC ECC checking on
[5]
CFG_ELBC_ECC
booted external local bus interface.
? 0: eLBC ECC disabled after POR.
SW10[5] sampled
at HRESET [ 0 ]
R,W
? 1: eLBC ECC enabled after POR.
[6]
CFG_FUSE_OVR_DIS
? 0: Fuse PLL override is enabled.
? 1: Fuse PLL override is disabled.
SW10[6] sampled
at HRESET [ 1 ]
R,W
Fuse Read Enable
[7]
CFG_FUSE_READ
? 0: Fuse reads are disabled during reset sequence.
? 1 (Default): Fuse reads are enabled during reset
SW10[7] sampled
at HRESET [ 1 ]
R,W
sequence.
10.7
BCSR6
Table 14. BCSR6 Register description
Bit
Config Signals
Function
Default
Att
? 1: Enable UPC1, ATM, or POS
? 0: Disable UPC1 OR enable TDM1A, TDM1B,
[0]
UPC1_EN
TDM1E, TDM1F, TDM1G, TDM1H, TDM2A, TDM2C,
[1]
R,W
TDM2D, TDM2E, RMII5, RMII7, RMII8, TDM2G,
TDM2F, and RMII6
[1]
RUPC1POS_EN
? 1: Enable UPC1POS
? 0: Disable UPC1POS OR enable TDM2A and TDM1B
[1]
R,W
MPC8569E-MDS-PB Hardware Getting Started, Rev. 3.1
Freescale Semiconductor
21
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